基于非均勻量化的極化碼ＳＣＬ 譯碼器ＦＰＧＡ 實現(xiàn)

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摘 要：針對現(xiàn)有均勻量化的連續(xù)消除列表（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ，ＳＣＬ）譯碼算法中存儲資源消耗大、布線延遲高的問題，提出了一種采用５ ｂｉｔ 非均勻量化方案的ＳＣＬ 譯碼算法。該算法保留均勻量化中的對數(shù)似然比（Ｌｏｇ-Ｌｉｋｅ-ｌｉｈｏｏｄ Ｒａｔｉｏ，ＬＬＲ）迭代計算方法，采用５ ｂｉｔ 非均勻量化ＬＬＲ，在ＬＬＲ 計算模塊中設計查找表（Ｌｏｏｋ-Ｕｐ-Ｔａｂｌｅ ，ＬＵＴ）轉為６ ｂｉｔ 均勻量化ＬＬＲ 用于計算。（剩余10442字）